Comprender el front-end
Aquí, comprender el front-end se refiere a estar familiarizado con el lenguaje de descripción del hardware de Verilog (no es necesario que escriba el código usted mismo). Por supuesto, si ha escrito código RTL, muchos expertos ya han realizado diseños front-end en el trabajo real. Cuando obtiene un RTL diseñado, debe comprender qué submódulos funcionales se incluyen en el diseño y comprender la estructura del circuito de reloj en el diseño para poder escribir restricciones más adelante. Sí, tiene toda la razón en que debe poder escribir la documentación vinculante usted mismo.
Familiarizado con la síntesis
Cuando RTL esté listo, se puede utilizar para la síntesis lógica. La síntesis mencionada aquí no es un proceso de ejecución simple.
En primer lugar, debe comunicarse con el ingeniero de front-end para comprender la arquitectura del diseño, la estructura del circuito del reloj, las relaciones síncronas y asíncronas entre los relojes, los escenarios de aplicación del chip, etc.
En segundo lugar, de acuerdo con los requisitos de diseño, comience a escribir el documento de restricciones de diseño SDC y pídale al ingeniero de diseño de front-end que lo revise (este proceso requiere una comunicación continua con el ingeniero de diseño de front-end, especialmente al hacer un nuevo diseño por primera vez).
En tercer lugar, formule un método de inserción de cadena de escaneo, asigne el número de cadenas de escaneo, garantice la cobertura de la prueba y genere gráficos de prueba de escaneo.
En cuarto lugar, realice la optimización de PPA (rendimiento, consumo de energía, área) en DC/DCT.