ECL (EmitterCoupled Logic) es una lógica de emisor acoplado, que es un circuito de interfaz de entrada y salida típico con una estructura de salida de emisor-seguidor, como se muestra en la Figura 2.
La característica más importante del circuito ECL es que su circuito de compuerta básico funciona en un estado no saturado, por lo que ECL también se denomina lógica no saturada. Debido a esto, la mayor ventaja del circuito ECL es su velocidad bastante alta. El tiempo de retardo medio de dicho circuito puede ser del orden de varios ns o incluso menos. La ECL tradicional utiliza VCC como voltaje cero, VEE como fuente de alimentación de -5,2 V, VOH=VCC-0,9?V=-0,9?V, VOL=VCC-1,7?V=-1,7?V, por lo que la oscilación lógica de la ECL Circuito pequeño (sólo alrededor de 0,8 V). Cuando el circuito pasa de un estado a otro, el tiempo de carga y descarga de la capacitancia parásita se reducirá, lo que también es una razón importante por la cual los circuitos ECL tienen altas velocidades de conmutación. Además, el circuito ECL se compone de un par de tubos diferenciales y un par de seguidores emisores, por lo que la impedancia de entrada es grande, la impedancia de salida es pequeña, la capacidad de conducción es fuerte, la capacidad de detección de señal es alta y la salida diferencial es fuerte, y la capacidad de interferencia anti-modo es fuerte, sin embargo, dado que los pares de tubos del interruptor de la puerta de la unidad se encienden a su vez, no hay un estado "apagado" para todo el circuito, por lo que el consumo de energía del circuito es relativamente grande. Si omite la fuente de alimentación negativa en el circuito ECL y utiliza un sistema de fuente de alimentación positiva (5 V), puede conectar VCC a la fuente de alimentación positiva y VEE a cero. Estos niveles a menudo se denominan PECL (lógica acoplada de emisor positivo). Si la fuente de alimentación es de 3,3 V, se llama LVPECL. Por supuesto, las definiciones de niveles alto y bajo también son diferentes en este momento. Su circuito se muestra en las Figuras 3 y 4. Entre ellos, el seguidor del emisor de salida funciona dentro del rango de fuente de alimentación positiva y su corriente siempre existe. Esto es útil para aumentar la velocidad de conmutación y la carga de salida estándar está conectada a un nivel de 50 Ω a VCC-2?V. Cuando utilice el circuito PECL, preste atención a agregar un circuito de desacoplamiento de la fuente de alimentación para evitar interferencias de ruido. Si la salida adopta acoplamiento de CA o acoplamiento de CC planteará diferentes requisitos para la forma de la red de carga. El circuito de interfaz acoplado a CC tiene dos modos de funcionamiento: uno, correspondiente a la situación de transmisión de corta distancia, utilizando el extremo transmisor para agregar una resistencia de polarización a tierra y el extremo receptor para agregar una resistencia terminal; a la transmisión de mayor distancia En este caso, adopte el modo en el que el extremo receptor proporciona un nivel de corte VTT y una carga coincidente de 50?Ω a través de un par de resistencias. Todos los anteriores tienen modos de trabajo estándar como referencia, por lo que no es necesario entrar en detalles. Para los circuitos de interfaz acoplados a CA, también existe un modo de funcionamiento estándar, es decir, el extremo transmisor se agrega a una resistencia de polarización a tierra, el capacitor de acoplamiento se coloca cerca del extremo transmisor y el extremo receptor proporciona el modo ***. nivel VBB? y 50?Ω a través del par de resistencias para que coincida con la carga. (P)ECL es un circuito lógico muy importante en el campo de la alta velocidad. Sus excelentes características lo hacen ampliamente utilizado en computadoras de alta velocidad, contadores de alta velocidad, sistemas de comunicación digital, radares, instrumentos de medición, sintetizadores de frecuencia, etc. ?1.3Nivel CML El nivel CML es el más simple de todas las interfaces de datos de alta velocidad. Su entrada y salida están bien combinadas, lo que reduce los componentes periféricos y es adecuada para el funcionamiento en bandas de frecuencia más altas. Su estructura de salida se muestra en la Figura 5. ¿El circuito de salida típico de la interfaz CML tiene la forma de un par diferencial? La resistencia del colector del par diferencial es de 50 Ω y la conmutación de nivel alto y bajo de la señal de salida está controlada por el interruptor del par diferencial del emisor. La fuente de corriente constante típica desde el emisor del par diferencial a tierra es de 16 µmA. Suponiendo que la carga de salida de CML es una resistencia pull-up de 50?Ω, la oscilación de la señal de salida de CML de un solo extremo es VCC~VCC-0.4?V. En este caso, la señal de salida diferencial oscila a 800 µV. La oscilación de la señal es pequeña, por lo que el consumo de energía es muy bajo. El consumo de energía del nivel de la interfaz CML es inferior a la mitad del ECL y su interfaz de señal diferencial tiene características similares a los niveles ECL y LVDS.
La conexión entre CML y CML se puede dividir en dos situaciones: cuando los dispositivos en ambos extremos del transceptor y el receptor usan la misma fuente de alimentación, el acoplamiento de CC de CML a CML se puede usar sin agregar ningún dispositivo cuando los dispositivos en ambos extremos; del transceptor y el receptor utilizan diferentes fuentes de alimentación, generalmente es necesario considerar Para el acoplamiento de CA, agregue un capacitor de acoplamiento en el medio (tenga en cuenta que el capacitor de acoplamiento seleccionado en este momento debe ser lo suficientemente grande para evitar el voltaje diferencial en el extremo receptor cada vez más pequeño cuando se produce una conexión larga de 0° o 1°).
Pero también tiene algunas desventajas, es decir, debido a su capacidad de conducción limitada, CML es más adecuado para conexiones de distancias más cortas entre chips, y los métodos de implementación de la interfaz CML varían mucho entre usuarios, por lo que los dispositivos existentes proporcionan CML El número de interfaces no es muy grande.
2? Comparación entre varios niveles lógicos y conversión de interconexión
2.1 Comparación entre varios niveles lógicos Estos tipos de niveles lógicos de alta velocidad son aplicaciones disponibles actualmente, pero tienen sus propias características en términos de estructura del bus, consumo de energía, velocidad de transmisión, método de acoplamiento, etc. Para facilitar la comparación de aplicaciones, se resumen las características de varios aspectos de los tres tipos de niveles anteriores, como se enumeran en la Tabla 1.
2.2 Interconexión entre varios niveles lógicos Al interconectar estos tres tipos de niveles, lo primero a considerar es que sus tamaños de nivel y oscilaciones de nivel son diferentes. La salida debe ser El nivel cae dentro del rango válido del. nivel de entrada después de pasar a través de la red de conversión de resistencia media. La comparación de oscilaciones de varios niveles se muestra en la Figura 6.
En segundo lugar, se debe tener en cuenta el problema de coincidencia de la red de resistencias. Por ejemplo, sabemos que cuando la carga es de 50?Ω conectada a VCC-2?V?, el rendimiento de salida de LVPECL? es óptimo, por lo que la red de resistencias considerada debe ser equivalente a la carga óptima de entrada de LVDS; ? es 100?Ω o 50?Ω desde cada extremo único a tierra virtual. Esta impedancia no proporciona una ruta de CC. Esto significa que la impedancia de CA de entrada del LVDS no es la misma que la impedancia de CC. El valor también debe basarse en la diferencia entre el acoplamiento CC o CA. Tome decisiones diferentes según la situación. Además, la red de resistencias debe coincidir con la línea de transmisión. Otro problema es que la red de resistencias requiere un compromiso entre el consumo de energía y la velocidad: permite que el circuito funcione a una velocidad más alta mientras minimiza el consumo excesivo de energía. A continuación se utiliza la conexión de acoplamiento de CC de LVPECL a LVDS que se muestra en la Figura 7 como ejemplo para ilustrar los principios discutidos anteriormente.
Principio de adaptación de impedancia de la línea de transmisión: Z≈R1//(R2 R3) Rendimiento óptimo basado en la salida LVPCEL:
Reducir la oscilación de LVPECL para adaptarse al rango de entrada de LVDS: Ganancia =R3 /(R2 R3) Según la situación real, seleccione el valor de resistencia que cumpla con las restricciones anteriores. Por ejemplo, cuando la impedancia característica de la línea de transmisión es 50?Ω, R1=120?Ω, R2=58?Ω. , y R3=20?Ω se puede completar la interconexión. Dado que LVDS se usa generalmente para la transmisión de datos en paralelo, la velocidad de datos es de 155 Mbps, 622 Mbps o 1,25 Gbps; mientras que CML se usa comúnmente para la transmisión de datos en serie, la velocidad de datos es de 2,5 Gbps o 10 Gbps. Generalmente, no existen problemas de interconexión entre CML y LVDS en los sistemas de transmisión.
Conclusión Este artículo analiza brevemente varias tecnologías de nivel de alta velocidad que se utilizan ampliamente en la actualidad. Los complejos backplanes de sistemas de comunicación de alta velocidad, los sistemas de visualización de pantalla plana de gran tamaño, la transmisión de datos masivos en tiempo real, etc., requieren el uso de nuevas tecnologías de nivel de alta velocidad. Con el desarrollo de la sociedad, la nueva tecnología de alta velocidad se utilizará cada vez más.
(Foro Electrónico Integral)