Resumen: Este artículo utiliza el lenguaje VHDL y el método Top To Down para implementar un medidor de frecuencia digital de 8 bits, y utiliza el entorno de desarrollo integrado Isp Expert para edición, síntesis y simulación de formas de onda, y lo descarga. al dispositivo CPLD Después de la prueba real del circuito, el rendimiento del sistema es confiable.
Palabras clave: EDA; VHDL; frecuencímetro digital; simulación de forma de onda;
1 Introducción
VHDL (Lenguaje de descripción de hardware de circuito integrado de muy alta velocidad) , lenguaje de descripción de hardware de circuitos integrados de ultra alta velocidad) nació en 1982. Es una herramienta para el diseño rápido de circuitos desarrollada por el Departamento de Defensa de EE. UU. Ahora se ha convertido en un lenguaje de descripción de hardware estándar de la industria por IEEE (Instituto de Electricidad). e Ingenieros Electrónicos). En comparación con los métodos tradicionales de diseño de sistemas de circuitos, VHDL tiene la capacidad de describir funciones de hardware del sistema en múltiples niveles y admite diseño de arriba hacia abajo y basado en bibliotecas, por lo que los diseñadores no necesitan comprender la estructura del hardware. A partir del diseño del sistema, el diagrama de bloques del sistema se divide y se diseña estructuralmente en el nivel superior. En el nivel del diagrama de bloques, se utiliza VHDL para describir el comportamiento del circuito y luego se realiza la simulación y la corrección de errores. nivel del sistema y, finalmente, se utiliza la optimización de la síntesis lógica. La herramienta genera una lista de red de circuitos lógicos específicos a nivel de puerta y la descarga a un dispositivo CPLD específico, realizando así el diseño de un circuito integrado programable de aplicación específica (ASIC).
El medidor de frecuencia digital es una aplicación típica en circuitos digitales. El diseño de hardware real utiliza muchos dispositivos, el cableado es complicado y producirá un retraso relativamente grande, lo que provocará errores de medición y poca confiabilidad. Con la aplicación generalizada de dispositivos lógicos programables complejos (CPLD), se utilizan herramientas EDA como herramientas de desarrollo y se utiliza el lenguaje VHDL. Esto simplificará enormemente todo el sistema. Mejorar el rendimiento general y la confiabilidad.
Este artículo utiliza VHDL para implementar un sistema de medición de frecuencia de medidor de frecuencia digital de 8 b en un dispositivo CPLD. Puede mostrar la frecuencia de la señal medida en dígitos decimales. No solo puede medir la frecuencia de las ondas sinusoidales. , ondas cuadradas y ondas triangulares, etc. frecuencia, y también puede medir una variedad de otras cantidades físicas. Tiene las características de tamaño pequeño, alta confiabilidad y bajo consumo de energía.
2 Principios básicos de diseño del frecuencímetro digital
El diagrama de bloques principal del frecuencímetro digital se muestra en la Figura 1. Se compone principalmente de 5 módulos, a saber: circuito generador de impulsos, circuito generador de señal de control de medición de frecuencia, circuito del módulo de conteo, pestillo y circuito de accionamiento de decodificación. ?
Cuando el sistema funciona normalmente, la señal de entrada de 1 Hz proporcionada por el generador de impulsos es transformada por el generador de señal de control de medición de frecuencia para generar una señal de conteo, y la señal medida es generada por el modelador de señal. La onda rectangular de frecuencia se envía al módulo de conteo. El módulo de conteo cuenta la onda rectangular de entrada y envía el resultado del conteo al pestillo para garantizar que el sistema pueda mostrar datos de manera estable. contando el resultado en El resultado decimal correspondiente se puede mostrar en el tubo de visualización digital de siete segmentos. Los resultados del conteo se pueden ver en el tubo de visualización digital. ?
3 ¿Implementación del diseño?
3.1 División y diseño estructural del diagrama de bloques del sistema
De acuerdo con el diagrama de bloques del principio del sistema del frecuencímetro digital (dentro del cuadro de línea de puntos en la Figura 1), el diagrama de circuito de nivel superior del sistema diseñado se muestra en la Figura 2. ?
TESTCTL en la Figura 2 es el generador de señal de control de medición de frecuencia. La señal de habilitación de conteo TSTEN de TESTCTL puede generar una señal de período de 1 s de ancho y realizar un control sincrónico en el extremo de habilitación ENA de cada contador CNT10 del frecuencímetro: se permite el conteo cuando TSTEN está en un nivel alto y deja de contar cuando está en un nivel bajo.
REG32B es un pestillo. En el flanco ascendente de la señal de carga, los datos en el puerto de entrada del módulo se bloquean inmediatamente en el REG32B y se emiten por el terminal de salida del REG32B. Luego, el decodificador de siete segmentos puede decodificar y emitir. Aquí se utiliza un pestillo. La ventaja es que los datos se pueden mostrar de forma estable sin parpadear debido a las señales de borrado periódico.
CNT10 es un contador decimal. Hay una entrada de habilitación de reloj ENA para bloquear el valor de conteo. Se permite contar cuando el nivel es alto y se desactiva cuando el nivel es bajo. En la Figura 2, 8 contadores decimales CNT10 están conectados en cascada para realizar la función de conteo decimal de 8 b.
SEVYM es un circuito de control de visualización de decodificación de siete segmentos que puede traducir los resultados del conteo de frecuencia en números arábigos correspondientes que se pueden mostrar en el tubo digital para facilitar la lectura de los resultados de las mediciones.
Para realizar la función del sistema, el generador de señal de control de medición de frecuencia TESTCTL, el contador CNT10 y el pestillo REG32B tienen un problema de sincronización de funcionamiento, que debe considerarse de manera integral durante el diseño.
La figura 3 muestra la secuencia de funcionamiento del sistema. CLK en la Figura 3 es una señal de reloj estándar con una frecuencia de 1 Hz generada por el generador de pulsos en la Figura 1. Cuando el extremo TSTEN del generador de señales de control de medición de frecuencia TESTCTL tiene un nivel alto, se permite contar, y cuando el nivel es bajo, contar Durante este período, el extremo de carga del generador de señal de control de medición de frecuencia TESTCTL genera un flanco ascendente, y el valor de conteo del contador en el 1 s anterior se bloquea en el pestillo 32 b REG32B y los resultados del conteo se decodifican. por ocho decodificadores de 7 segmentos Aparece una pantalla estable. Después de medio ciclo CLK después de la señal bloqueada, el terminal CLR_CNT del generador de señales de control de medición de frecuencia TESTCTL genera un flanco ascendente para borrar el contador. Prepárese para la siguiente operación de conteo de 1 s.
Para generar este diagrama de tiempos, primero se dispone de un flip-flop D que forma un divisor entre dos, el cual invierte su valor cada vez que llega el flanco ascendente del reloj CLK. El nivel alto de salida del flip-flop D es exactamente 1 s, por lo que puede usarse como el extremo TSTEN del generador de señal de control de medición de frecuencia TESTCTL para controlar el conteo. La señal de carga es exactamente la inversión de la señal final de TSTEN. Medio ciclo CLK después de que finaliza la cuenta, CLK y TSTEN están en nivel bajo y CLR?_CNT genera un flanco ascendente como señal de limpieza. ?
3.2 Programa fuente VHDL de cada módulo
Cuando se utiliza VHDL para describir el circuito de un medidor de frecuencia digital, de acuerdo con el diagrama de circuito de nivel superior del sistema de medidor de frecuencia digital que se muestra En la Figura 2, siga la idea de diseño de arriba hacia abajo, escriba el programa fuente VHDL de cada módulo y, finalmente, combine cada módulo para escribir el programa fuente VHDL de nivel superior. Debido a limitaciones de espacio, este artículo es solo. Presenta el programa fuente de la descripción de nivel superior del medidor de frecuencia digital y la fuente VHDL de cada módulo. La escritura del programa es relativamente simple y se puede escribir en consecuencia de acuerdo con sus respectivas funciones.
La descripción de nivel superior del programa fuente VHDL del frecuencímetro digital de 8 bits es:
Simulación funcional de 4 sistemas
Software de diseño de sistemas digitales Isp Expert lanzado por Lattice, es un conjunto completo de software EDA que puede realizar simulación de sincronización y simulación funcional en el sistema electrónico digital diseñado.
Utilice el software Isp Expert EDA lanzado por Lattice Company para compilar y sintetizar lógicamente el programa fuente VHDL del medidor de frecuencia digital y convertir automáticamente la descripción VHDL en un circuito a nivel de puerta. Luego realice la simulación de forma de onda y escriba el archivo vectorial de prueba de simulación de la siguiente manera (para simplificar la simulación, pruebe una señal periódica de 66 Hz):
La forma de onda obtenida después de la simulación se muestra en la Figura 4. A partir de la forma de onda de simulación Asegúrese de que los resultados de la medición sean precisos. Puede modificar aún más el archivo vectorial de prueba para realizar una simulación de forma de onda. Finalmente, el contenido diseñado se descarga al dispositivo CPLD a través del cable de programación para su simulación física. ?
5 Conclusión
Este artículo presenta el método de usar el lenguaje VHDL para diseñar un medidor de frecuencia digital y descargarlo a CPLD para formar un circuito real, lo que puede simplificar el desarrollo de hardware. y proceso de fabricación, y el tamaño del hardware se reduce considerablemente y se mejora la confiabilidad del sistema. Al mismo tiempo, basado en el módulo de circuito básico, no es necesario modificar el circuito de hardware. Al modificar el programa fuente VHDL, se agregan algunas funciones nuevas para satisfacer las necesidades de diferentes usuarios y se modifica el software del hardware del sistema digital. comprendió.