Utilice el lenguaje VHDL para describir un divisor de frecuencia que divide 1000 HZ en 1 HZ.

biblioteca ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned. all;

entidad ffpin es

puerto (clk1k:in std_logic;

ft:out std_logic);

end ffpin;

la arquitectura a de ffpin es

señal fm:std_logic;

comenzar

proceso(clk1k)

variable num: rango entero de 0 a 1000;

comenzar

si clk1k'event y clk1k='1' entonces

si num<500 entonces

num:=num+1;

else

num:=1;

fm<=not fm;

finalizar si ;

finalizar si;

ft<=fm;

finalizar proceso;

finalizar a;

Cuando la entrada de este programa es de 1kHz, la salida es de 1Hz