El principio de funcionamiento del receptor de TV digital por satélite
El sistema de recepción de TV digital por satélite generalmente consta de una antena receptora (incluida la alimentación), un convertidor descendente de bajo ruido (LNB) y un satélite. Los receptores de televisión digital se componen de tres partes: la antena y el cabezal de alta frecuencia se denominan unidades exteriores; los receptores de televisión digital por satélite se denominan unidades interiores o receptores de decodificación integrados (es decir, IRD). tecnología, La cristalización de la fusión de la tecnología de comunicación digital y la tecnología microelectrónica.
1? Diagrama de bloques funcional del IRD
El diagrama de bloques funcional general del IRD se muestra en la Figura 1. Como puede verse en la figura, un IRD típico incluye: sintonizador, segunda demodulación de señal IF, decodificación de canal, demultiplexación de flujo de transporte MPEG-2, decodificación de audio/vídeo MPEG-2 y procesamiento de señales de audio/vídeo analógico.
2. Módulo de recepción de canal
La señal de enlace descendente del satélite de banda C o banda Ku es recibida por la línea de perro y LNB la amplifica y la convierte descendentemente para formar una primera señal de frecuencia intermedia de 950 ~ 2050. MHz, que se envía al sintonizador del IRD a través del cable, el sintonizador de alta frecuencia controla la frecuencia del oscilador local a través del bucle PLL (Phase Locked Loop) de acuerdo con la frecuencia recibida requerida, convierte la señal de entrada en una segunda frecuencia intermedia (479,5 MHz) y la envía al detector de cuadratura. El convertidor de fase descompone las señales analógicas I y Q y luego convierte las dos señales analógicas en señales digitales paralelas de 6 bits a través del convertidor A/D, que ingresa al QPSK. circuito de demodulación y el circuito de corrección de errores de canal.
La parte central del demodulador QPSK desempeña las funciones de recuperación de portadora, direccionamiento, sincronización de bits, suavizado, filtrado coincidente y control automático de ganancia (AGC).
El filtro combinado tipo Butterworth utiliza medidores para completar la transformación del filtro de formación de pulsos de la forma de caída del coseno elevado (α=O.35DVB o α=O.20DSS, transmisión de video digital DVB, satélite digital DSS servicio).
La parte de corrección de errores de canal incluye: convolución de Viterbi (1/2, 2/3, 3/4, 5/6, 6/7? y 7/8, K=7) y decodificación RS ( 204, 188DVB). La decodificación de Viterbi puede realizar corrección de errores en flujos de datos con una tasa de error de bits (BER) de 10^-4~10^-2 para lograr un RFR de 10-4. La decodificación RS corrige principalmente errores repentinos del chip para lograr un BER mejor que 10 ^ -10 y, finalmente, genera un flujo de transporte (TS) que cumple con el estándar MPEG-2, con cada paquete de datos de 188 bytes. El módulo de recepción de canal inicial se completó con dos circuitos integrados. Por ejemplo, el IRD doméstico tipo xowJ-1 se completó con el circuito integrado STV0190 para completar la conversión A/D de doble canal, y el circuito integrado sTV0196 se usó para completar la. Demodulación QPSK y corrección de errores directos FEC Actualmente, tiene Las funciones de los dos circuitos integrados anteriores se combinan en un chip, como: STVD0199, ODM8511, etc.
3. Módulo de demultiplexación
El flujo de código TS es un flujo de datos compuesto por múltiples paquetes de datos de programas (incluidos video, audio e información de datos) multiplexados de acuerdo con el protocolo MPEG. Por lo tanto, antes de decodificar, primero es necesario demultiplexar el flujo Ts, extraer los paquetes de video, audio y datos correspondientes de acuerdo con el número de identificación de paquete (PID) del programa que se va a ver y restaurar el flujo básico del programa empaquetado que cumpla con el estándar MPEG (PES).
El chip demultiplexor integra 32 filtros PID programables por el usuario. Entre ellos, 1 se usa para PID de video, 1 se usa para PID de audio y los 30 restantes se pueden usar para filtrar información especial del programa (PSI), información de servicio (SI) y datos especiales. El procesamiento PID se divide en dos pasos:
(1) Preprocesamiento PID: solo realice la selección coincidente de PID, filtre aquellos paquetes cuyos valores PID no coincidan y seleccione los paquetes de datos requeridos. viendo programas.
(2) Postprocesamiento PID: realice una verificación de errores de la capa del flujo de transporte (TS) (incluida la pérdida de paquetes, la discontinuidad de PID, etc.), mientras filtra el encabezado y la sección de ajuste del paquete de transporte para encontrar la carga útil, conectarse en un orden determinado y combinarse en la transmisión F'ES.
El reloj del sistema es de 27 MHz, que es generado por el oscilador controlado por voltaje (VC). Los relojes del programa están sincronizados.
El chip también está integrado con una CPU RIsc?, que tiene fuertes capacidades de procesamiento junto con el software del sistema, puede manejar tareas complejas del sistema de IRD, tales como: transmisión de subtítulos, visualización en pantalla (. OSD), y teletexto, guía electrónica de programas (EPC), etc.
El controlador DRAM admite 16 MB de DRAM (memoria dinámica de acceso aleatorio), que es compartida por la CPU, la transmisión y otras funciones. Los chips demultiplexores incluyen CL9110, ST20-TP2, etc.
Módulo de decodificación 4?MPFG-2
El flujo de datos de video y el flujo de datos de audio PCM que se ajustan al formato CCIR601 se envían al codificador de video y al DAC de audio (digital a convertidor analógico) respectivamente. Un determinado estándar de TV (PAL o NTSC) genera señales de TV analógicas para su recepción en los televisores. La estructura de un decodificador PEG-2 general se muestra en la Figura 2.
El módulo de decodificación MPEG-2 actualmente desarrollado integra el módulo de demultiplexación del sistema, a veces llamado microcomputadora de un solo chip, como: sTi5500, 5505, 5512, 5518 de ST Company (Thomson Company de Francia), Hyundai ODM8211 de la compañía, MB87L2250 de Fujitsu y SC2000 de LSI, etc. Beijing Haier Company también ha desarrollado un chip decodificador MPEG-1 comercializado, denominado "Patriot No. 1".
Los módulos funcionales adicionales del IRD incluyen interfaz de tarjeta IC de módulo de acceso condicional, interfaz de salida de vídeo/audio, interfaz de flujo de datos, control remoto y fuente de alimentación.