Introducción a CTS para la síntesis del árbol de reloj

Cuando se trata de la síntesis del árbol del reloj, debemos pensar detenidamente en torno a 3W y 1H, es decir, qué, por qué, cuándo y cómo. Estas palabras son mi propio resumen, tal vez nunca hayas oído hablar de ellas. Entonces, ¿qué quieren decir?

¿Qué es CTS?

¿Por qué quieres hacer CTS?

¿Cuándo hacer una TC?

¿Cómo hacer CTS? ¿Cómo realizar el control de calidad de los resultados de CTS?

Las preguntas anteriores pueden parecer simples, pero no muchos ingenieros pueden responderlas bien. CTS es algo que a los entrevistadores les gusta preguntar cuando contratan trabajos de back-end de IC digital, porque se puede ver por la amplitud y profundidad de las respuestas de los candidatos a las preguntas que generalmente conocen el nivel de los demás.

PD: Estamos en el período anual pico de búsqueda de empleo. Si tienes dudas técnicas o de selección de empleo, puedes enviarme un mensaje privado (ic-backend2018), sin costo. Aquellos que puedan ayudar harán todo lo posible para ayudar (privilegio de miembro de Knowledge Planet).

Entonces, espero que puedas pensar más en las preguntas anteriores, especialmente en la última pregunta, ¿cómo hacer un buen trabajo en China Travel Service? Nunca le diga al entrevistador qué parámetros configuró y qué comando ejecutó.

El retraso de inserción del reloj (retraso del árbol de reloj) es el más corto.

Cuanto más largo sea el árbol del reloj, más larga será la serie del árbol del reloj y cuanto más larga sea la serie, mayor será la potencia del árbol. Al mismo tiempo, afectado por el efecto OCV, el calendario es aún más difícil de cumplir.

Tome la imagen de arriba como ejemplo. Si el PLL está en la esquina inferior derecha y el flip-flop está en la esquina superior izquierda, el retraso del árbol de reloj del flip-flop será el retraso físico más largo. Como tiene que equilibrarse con otros flip-flops, también se alargan otros registros.

Pregunta: Suponiendo que haya un montón de árboles flop en el área central central, ¿cuál será el impacto?

Si coloca el PLL en el medio y marca la esquina superior izquierda con un bloque suave, como se muestra en la figura siguiente, todo el retraso del árbol del reloj se reducirá mucho.

Recientemente, una estrella amiga en Knowledge Planet preguntó si se pueden colocar registros en los estrechos canales entre los recuerdos. En teoría, los registros se pueden colocar en varios canales, pero en el caso de archivos de memoria profunda, desde la perspectiva de CTS, es mejor no colocar registros, porque los registros en el canal pueden arrastrar hacia abajo todo el árbol del reloj.

Por lo tanto, el plano y el diseño compatibles con CTS son muy importantes, ya que determinan directamente la calidad de CTS.

Mínimo de desviación horaria

Consulta este artículo para conocer el concepto de desviación horaria. ¿Por qué deberíamos prestar atención al desfase horario? ¿Cómo hacer que un reloj pequeño esté torcido? ¿Cómo afecta la desviación del reloj a la configuración y retención?

En la mayoría de los casos queremos que la desviación del reloj sea lo más pequeña posible porque esto es bueno para la configuración y la retención.

Pero a veces pensamos que al introducir una cierta desviación del reloj, como el CCD de las herramientas S, podemos aprovechar al máximo el margen de tiempo antes y después para mejorar el tiempo. Por ejemplo, desde la perspectiva de IR Drop, no queremos que los registros se inviertan al mismo tiempo.

Infracción de las reglas de diseño (DRV)

DRV se refiere principalmente a max_transition, max_cap y max_fanout. Las dos primeras son condiciones duras que deben cumplirse en la fase de firma.

Haga que la ruta del reloj común sea lo más larga posible.

Cuando se fija la longitud del retardo del árbol de reloj, la ruta del reloj común debe ser lo más larga posible para que cuanta mayor compensación CRPR, mejor sea para la sincronización.

Las rutas de reloj no públicas deben ser lo más cortas posible.

Control de reloj multinivel

Desde una perspectiva de consumo de energía, queremos que la unidad de control de reloj esté lo más cerca posible de la raíz, y la mayoría de los registros deben estar controlados por la unidad de control del reloj. Sin embargo, cuando el ICG se coloca cerca del extremo raíz, la configuración del extremo de habilitación del ICG es propensa a tener problemas.

Clonación/división controlada por reloj

Al realizar CTS, la herramienta de relaciones públicas no solo puede realizar operaciones de fusión controladas por reloj, sino también operaciones de clonación y división. Anteriormente, analizamos la ruta de reloj no común más corta para la etapa CTS y, por lo tanto, se puede lograr mediante activación de reloj clonal en muchos casos.

Ciclo de trabajo del reloj

La causa principal de los problemas del ciclo de trabajo es el desequilibrio entre el retraso ascendente y el retraso descendente de la celda. Por lo tanto, cuando hacemos síntesis CTS, a menudo utilizamos inversores de reloj como árboles de reloj.

Integridad de la señal del reloj

Para garantizar la calidad de la señal del reloj, la red del reloj se envolverá alrededor de la señal antes del enrutamiento y se configurará NDR para ello. Cuando sea necesario, se bloqueará la red del reloj.

Síntesis personalizada del árbol de reloj

Para un diseño simple, tal vez clock_opt -cts o ccopt_design -cts puedan completar el árbol. Pero para diseños SOC con estructuras de reloj complejas, ¿es posible ejecutar directamente el comando para crear un árbol?

Aparentemente no puedes.

Generalmente, la síntesis del árbol de reloj de chips SOC de tamaño mediano y superior requiere la preparación de archivos de restricciones del árbol de reloj. Debido a que hay demasiados relojes, a las herramientas les resulta difícil manejarlos, especialmente cuando se realizan muchas operaciones mux de reloj, las herramientas tienden a hacer que el árbol sea muy largo. La herramienta es difícil de fabricar y la razón principal por la que el árbol no se puede hacer bien es que la estructura del reloj es relativamente compleja y su complejidad excede sus capacidades.

Cómo escribir restricciones CTS

Si podemos dividir la estructura del reloj y decírselo claramente a la herramienta, aún se puede hacer de manera muy hermosa. Por supuesto, esta premisa es que es necesario comprender la estructura del reloj de todo el chip.

Dibujar diagramas de estructura de reloj y escribir archivos de restricciones de reloj son habilidades esenciales para los ingenieros de back-end de circuitos integrados digitales y, por supuesto, también son habilidades muy básicas. Si puede dominar bien esta habilidad, ¿será más difícil diseñar e implementar todo el backend de IC digital?

Basándonos en el caso mostrado arriba, analicemos cómo escribir un archivo de restricción de reloj.

En primer lugar, la ruta del reloj de todo el chip se puede dividir en tres partes. La primera parte es -> oscilador de cristal PLL, la segunda parte es PLL -> reloj GEN y la tercera parte es la salida del divisor de frecuencia -> cada módulo funcional.

En segundo lugar, está claro que el módulo CLOCK Gen se utiliza para generar varias señales de reloj divididas en frecuencia y no interactuará directamente con otra lógica. Por lo tanto, los registros de este módulo son asincrónicos con otros registros.

Finalmente, ordene los puntos finales y las excepciones de reloj de cada ruta de reloj, como pines flotantes, pines excluidos, pines sin parar, desconectar algunos relojes que no necesitan pasar por el mux, etc.

Reimpreso de: Integración del árbol de reloj back-end de IC digital Intercambio de experiencias de tecnología CTS (¡imprescindible para un salario alto!) - Zhihu (zhihu.com)