Siento que la señal de conteo es impulsada por múltiples relojes. Si hay más de 2 bits en D y se produce un salto 0->1, el conteo aumentará en 1 y habrá un resultado incierto. /p>
Sí Imagina un sumador seguido de un flip-flop D, s es el extremo del conjunto asíncrono y en realidad hay 5 entradas de reloj. ¿Crees que este circuito es normal?
La solución. es poner medio1 medio2... Estas señales pasan a través de una puerta OR y luego la salida de esta puerta OR se utiliza como disparador de reloj de DFF, es decir, la condición para la actualización de conteo+1