Debe transmitirse a través de un par diferencial;
Para acoplamiento de CA, no debe tener CC;
Debe representar dos estados, receptor ocupado o listo.
Elegimos que la señal de control de flujo sea una onda cuadrada porque no tiene efectos de CC y puede generarse fácilmente mediante lógica digital sincronizada. La parte de la FPGA que interactúa con SerDes y realiza el control de flujo funciona a la misma velocidad de reloj que la interfaz SerDes paralela, por ejemplo, 125 MHz para un enlace de 2,5 Gbit/s. El receptor FPGA indica que está listo para recibir generando una onda cuadrada a la mitad de su frecuencia de reloj (es decir, 62,5 MHz). Si el receptor se queda sin espacio FIFO, notifica al transmisor que deje de recibir generando una onda cuadrada con una frecuencia de un octavo de la frecuencia del reloj.
4. Esquema de control del flujo de información: La señal de control del flujo de información debe cumplir los siguientes requisitos:
*La señal debe pasar a través de un par de líneas diferenciales;
>*El acoplamiento de CA no debe tener CC;
*Debe mostrar dos estados, receptor ocupado o listo para recibir.
Elegimos la señal de control de flujo de información de onda cuadrada porque no requiere CC y puede generarse fácilmente mediante lógica digital temporizada. La velocidad de reloj del componente de interfaz FPGA conectado al convertidor paralelo a serie y que controla el flujo de información es consistente con la interfaz paralela, por ejemplo, 125 MHz para un enlace de 2,5 Gbit/s. El extremo receptor de la FPGA genera una señal de onda cuadrada a la mitad de la frecuencia del reloj, que es 62,5 MHz, para indicar que la señal se puede recibir. Si el extremo receptor no tiene espacio FIFO, generará una señal de onda cuadrada a 1. /8 de la frecuencia del reloj para notificar al extremo emisor que deje de enviar señales.
La FPGA emisora puede decodificar fácilmente estas señales incluso si no están sincronizadas con ninguna de las señales de reloj de la FPGA emisora. Esto se logra contando el número de ciclos de reloj durante los cuales la señal de control de flujo permanece en el mismo valor. Si este contador es de uno a tres, el remitente continúa enviando; si cuenta cuatro o más, el remitente DEBE detenerse.
Debemos saber en qué nivel de llenado FIFO del receptor debemos señalar una condición de parada al emisor. Es la suma de los retrasos del canal directo e inverso. Según [16], SerDes tiene un retardo total de enlace de 38 + 107 = 145 tiempos de bits, lo que da 7,25 ciclos de reloj, más el retardo de línea del cable.
Aunque el transmisor FPGA no está sincronizado con ninguna señal de reloj FPGA, es fácil decodificar estas señales. Esto se logra contando el número de ciclos de reloj durante los cuales la señal de control del flujo de información permanece en el mismo valor. Si el número de ciclos es de uno a tres, el transmisor seguirá enviando la señal, y cuando llegue a cuatro o más, el transmisor dejará de enviar. Antes de enviar una condición de parada al transmisor, debemos saber qué tan alto es el espacio FIFO del receptor. Esta es la suma de los retrasos de los canales delantero y trasero. Según el deserializador en [16], hay un retraso de enlace de 38+107 = 145 tiempos de bits, 7,25 ciclos de reloj, más el retraso de línea del cable.
El retardo del canal inverso de control de flujo es igual al retardo de la línea más dos ciclos del registro sincronizador, más 4 a 5 ciclos para detectar la condición de parada. Esto suma 14,25 ciclos más dos retrasos de línea.
Con una longitud máxima de cable de 2 m, esto es 2 x 2 m / 0,5c = 26,6 ns, o 3,3 ciclos. Por tanto, el retraso total debería ser inferior a 18 ciclos. Por lo tanto, el último momento para programar una señal de parada de control de flujo es cuando nos quedan 18 palabras para el FIFO del receptor de 16 bits.
El retardo de tiempo del canal inverso controlado por el flujo de información es igual al retardo de línea más dos ciclos del registro de sincronización, más cuatro a cinco ciclos del estado de parada de monitoreo, para un total de 14,25 ciclos. más dos retrasos de línea.
Calculado en base al cable más largo de 2 m, es 2 x 2 m/0,5 c = 26,6 ns, que son 3,3 ciclos. Por tanto, el retraso total debería ser inferior a 18 ciclos. Por lo tanto, cuando el espacio FIFO de un receptor de 16 bits es de solo 18 palabras, este es el último momento para enviar una señal de parada al control de flujo de información.
5) Sincronización de palabras de 32 bits: Cuando se utilizan direcciones de 32 bits, se deben transmitir dos palabras de 16 bits por cada dirección.
Para detectar límites de palabras de 32 bits, definimos que se deben enviar dos palabras de 16 bits consecutivas sin caracteres inactivos entre ellas. Una vez que ve el carácter inactivo, el receptor conoce los límites de las palabras de 32 bits. Esto permite enviar palabras de 32 bits de forma continua una vez que el receptor ve un carácter inactivo, de modo que se puede utilizar todo el ancho de banda disponible para los datos de direcciones.
Sincronización de palabras de 5,32 bits: cuando se utilizan direcciones de 32 bits, se deben transmitir dos palabras de 16 bits por cada dirección. Para detectar los límites de las palabras de 32 bits, nuestra definición es que las dos palabras de 16 bits deben enviarse consecutivamente, sin permitir caracteres inactivos entre ellas. Una vez que se encuentra un carácter inactivo, el receptor conoce los límites de las palabras de 32 bits; esto permite que se envíen palabras de 32 bits de forma continua, de modo que todo el ancho de banda disponible se pueda utilizar para los datos de dirección.
Implementación de D.FPGA
Utilizamos la serie FPGA Xilinx Spartan 3E en la placa AEX para conectar las tres partes de la interfaz. El paquete PQ208 seleccionado tiene suficiente número de pines para este sistema y al mismo tiempo permite el ensamblaje interno sin necesidad de soldadura por reflujo.
D. Ejecutar FPGA
Utilizamos FPGA de la serie Xilinx Spartan 3E en la placa AEX para conectar las tres áreas de interfaz. Elegimos el paquete PQ208 porque tiene suficientes pines para este sistema y puede ensamblarse internamente sin soldadura por reflujo.
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