La canalización consiste en insertar registros en una lógica combinacional de retardo largo (generalmente lógica combinacional de múltiples etapas) y dividir la lógica combinacional larga en varias lógicas combinacionales más cortas para aumentar la velocidad de reloj máxima del diseño. La desventaja de la canalización es que se introducirá un retraso en la canalización en el diseño. El retraso de la canalización causado por la inserción de un registro de primer nivel es un ciclo de reloj.
¿Alguien puede explicar el proceso en FPGA?
En hardware, la funcionalidad de la tubería se logra insertando registros en lógica combinacional. Los caminos combinados largos tienden a dar como resultado frecuencias máximas bajas. Si su diseño tiene una ruta crítica, puede utilizar la canalización para acortarla insertando registros en la ruta combinatoria larga. Entonces se mejorará el rendimiento del tiempo.